在芯片設(shè)計的上游供應(yīng)鏈中，IP是技術(shù)含量最高的價值節(jié)點之一。由于產(chǎn)業(yè)起步較晚，我國在芯片設(shè)計上長期依賴國外IP。
近幾年來，隨著產(chǎn)業(yè)對底層技術(shù)的重視以及國產(chǎn)化需求的井噴式增長，尤其是在接口IP領(lǐng)域，國產(chǎn)化正向深水區(qū)推進(jìn)，一些高端高性能產(chǎn)品不斷問世。最近，國內(nèi)接口IP供應(yīng)商牛芯半導(dǎo)體在高速DDR IP產(chǎn)品上又實現(xiàn)突破，在國內(nèi)外多種先進(jìn)工藝節(jié)點，實現(xiàn)優(yōu)異驗證測試結(jié)果，為服務(wù)器、網(wǎng)絡(luò)通信、AI等應(yīng)用領(lǐng)域的高端SoC芯片自主研發(fā)提供了新的選擇，助推國內(nèi)SoC產(chǎn)品向高階DDR接口升級。
速度提升 工藝升級，DDR IP挑戰(zhàn)凸顯
(資料圖)
伴隨著數(shù)據(jù)中心、5G、人工智能相關(guān)應(yīng)用的發(fā)展，尤其是在時下生成式AI發(fā)展熱潮下，數(shù)據(jù)中心等基礎(chǔ)算力需求猛增，追求更快速率、更高帶寬、更大容量、更低功耗的DDR內(nèi)存技術(shù)已是不可逆的趨勢。速率、帶寬等技術(shù)規(guī)格不斷提升，從DDR4到DDR5，數(shù)據(jù)速率從1.6-3.2GT/s大幅提升到4.8-8.4GT/s，對信號完整性、信號穩(wěn)定傳輸、功耗等都帶來更多挑戰(zhàn)。與此同時，從40nm、28nm到14/12nm、7/5nm，制程工藝不斷演進(jìn)，研發(fā)打磨新一代工藝產(chǎn)品面臨更高的難度。
作為SoC芯片重要的組成部分，在芯片設(shè)計中，DDR主要負(fù)責(zé)硬盤、主板、顯卡等硬件與處理器之間的數(shù)據(jù)交換，如果作為數(shù)據(jù)交換橋梁的DDR出現(xiàn)問題，芯片的功能必然會大受影響，甚至無法正常工作，因此在設(shè)計上門檻極高。
如果芯片設(shè)計公司獨立開發(fā)一款滿足性能設(shè)計要求且可靠的DDR模塊，不僅驗證周期長、投入大，且面臨總線速度與制程工藝提升帶來的指數(shù)級增長的設(shè)計難度，芯片設(shè)計公司或?qū)⒉坏貌怀袚?dān)延誤產(chǎn)品面市的風(fēng)險。因此，來自第三方IP廠家的成熟可靠的IP產(chǎn)品成為芯片廠商的不二選擇，也是國內(nèi)芯片公司能專注差異化設(shè)計、提升產(chǎn)品力、搶占市場先機的有力依靠。近幾年來，國內(nèi)市場對中高端DDR IP的需求保持了持續(xù)快速增長。
替代進(jìn)入深水區(qū)，國產(chǎn)DDR IP實力破圈
伴隨著國內(nèi)集成電路設(shè)計產(chǎn)業(yè)的蓬勃發(fā)展，以及國產(chǎn)替代意識的高漲，國內(nèi)涌現(xiàn)出了一批專注芯片國產(chǎn)化、聚焦自主可控的IP供應(yīng)商，產(chǎn)品從原來的單一、低速接口IP，向高速、支持多協(xié)議的組合產(chǎn)品方案升級。牛芯半導(dǎo)體憑借長期專注技術(shù)創(chuàng)新，在SerDes、DDR等細(xì)分賽道中逐漸跑出，成為頗具代表性的企業(yè)。
縱觀國內(nèi)眾多DDR IP供應(yīng)商，牛芯半導(dǎo)體不僅在多工藝節(jié)點均有布局，是國內(nèi)少數(shù)既有DDR PHY IP又能提供DDR Controller IP的成熟廠商。同時，還能為客戶提供基于DDR IP相對靈活的定制模塊或功能 。
最近，牛芯半導(dǎo)體在DDR IP產(chǎn)品上實現(xiàn)新突破，DDR3/3L/4 & LPDDR2/3/4/4X DDR MC+DDR PHY combo IP在國內(nèi)外主流先進(jìn)工藝節(jié)點12/22/28nm均取得了成功驗證測試結(jié)果：DDR4最高速率可以做到3200Mbps，LPDDR4/4X最高速率可以做到4266Mbps。
據(jù)悉，目前在先進(jìn)工藝制程下能取得這一測試結(jié)果的國產(chǎn)IP產(chǎn)品并不多，牛芯的IP產(chǎn)品能做到與代工廠工藝緊密配合且取得優(yōu)異驗證測試數(shù)據(jù)，為芯片設(shè)計企業(yè)提供了成熟的高速DDR IP產(chǎn)品，無疑將加速這一領(lǐng)域的國產(chǎn)替代。
牛芯半導(dǎo)體的DDR IP產(chǎn)品能憑實力成功破圈，與其多年的經(jīng)驗積累與技術(shù)創(chuàng)新分不開。
一個典型的SoC內(nèi)部DDR子系統(tǒng)中，主要包含DDR MC（controller）和DDR PHY兩個模塊，對應(yīng)的也包含兩類IP：DDRMC IP和DDRPHY IP。DDR PHY是DDR MC和內(nèi)存顆粒之間讀寫交互的橋梁，DDR MC則負(fù)責(zé)管理和控制內(nèi)存的讀寫操作，這兩類IP在設(shè)計上各有側(cè)重，挑戰(zhàn)也不同。DDR IP（DDR MC + DDR PHY）作為底層的高速數(shù)?；旌项怚P，一直以來都存在著較高的開發(fā)門檻，國外IP廠商把持技術(shù)壁壘，占據(jù)著最主要的市場份額。
面對外部“卡脖子”的挑戰(zhàn)與國產(chǎn)替代的發(fā)展機遇，牛芯半導(dǎo)體密切關(guān)注并積極布局?jǐn)?shù)據(jù)中心、5G網(wǎng)絡(luò)、AI人工智能等新興領(lǐng)域，持續(xù)投入以提升DDR底層技術(shù)，以便更好適配芯片設(shè)計前沿需求。在DDR PHY方向上，牛芯半導(dǎo)體圍繞SI/PI、訓(xùn)練算法、實時電壓溫度補償以及高速DDR I/O設(shè)計，持續(xù)進(jìn)行針對性的創(chuàng)新。
考慮到DDR PHY的使用很大程度上是一個系統(tǒng)工程，在芯片設(shè)計初期，牛芯半導(dǎo)體將和客戶一起規(guī)劃DDR PHY的布局和PAD位置，提供I/O IBIS/Hspice model協(xié)助客戶進(jìn)行電源完整性（PI）和信號完整性（SI）的仿真和分析，為客戶提供一站式的檢查和確認(rèn)。貫穿封裝、基板設(shè)計以及PCB設(shè)計，牛芯半導(dǎo)體可以完善保障集成過程中PHY IP本身性能的實現(xiàn)。
其次，為了適配不同DDR拓?fù)浠蛲獠凯h(huán)境（溫度電壓）所引入的變化，牛芯半導(dǎo)體DDR PHY通過配合CA Training、Write/Read Leveling、Write/Read Deskew以及Write/Read Eye Centering等一系列可靠穩(wěn)定的訓(xùn)練算法來調(diào)整時鐘相位的關(guān)系，而對于DDR4、LPDDR4或速度更高的協(xié)議，則還會搭配2D VREF Training來尋找到數(shù)字眼圖裕量最大的設(shè)定。同時，針對溫度和電壓的變化，可以自適應(yīng)進(jìn)行Delay line的實時補償，有力保證了系統(tǒng)的穩(wěn)定性。
另外，高速DDR I/O的設(shè)計也是一大挑戰(zhàn)。得益于在SerDes高速接口方面的長期積累，從現(xiàn)有的成熟產(chǎn)品到積極布局的DDR5/LPDDR5 IP，牛芯半導(dǎo)體也正逐步借鑒SerDes接口中所使用的Tx FFE（前向反饋均衡）和Rx DFE（判決反饋均衡）的模塊，將其逐步應(yīng)用到DDR PHY IP中，以應(yīng)對越來越高速的單pin（>6400Mbps）信號所帶來的更嚴(yán)重的信號衰減和碼間ISI的影響。
至于DDR MC IP，牛芯半導(dǎo)體認(rèn)為兩者在設(shè)計上的挑戰(zhàn)又有所不同。作為DDR PHY密切的合作伙伴，DDR MC本身設(shè)計的合理和靈活程度，以及兩者之間配合的緊密度，直接決定整個DDR系統(tǒng)在時延和帶寬之間是否會取得優(yōu)異和平衡的表現(xiàn)。另外，配合DDR PHY提升在低功耗、節(jié)能場景（動態(tài)變頻）下的表現(xiàn)，也是DDR MC設(shè)計的一大重點。
牛芯半導(dǎo)體通過基于數(shù)字架構(gòu)的獨特設(shè)計，使得DDR PHY易于在不同工藝間移植，配合自研的DDR MC，在帶寬和時延的性能平衡以及面積和低功耗的表現(xiàn)上達(dá)到業(yè)界一流水平。另外，牛芯半導(dǎo)體DDR IP也更注重國產(chǎn)DRAM顆粒的支持，目前DDR/LPDDR IP已成功對接多款國產(chǎn)顆粒，經(jīng)過特別調(diào)試優(yōu)化的魯棒性更強，為客戶在顆粒供應(yīng)上提供更多的選擇。
背靠市場與客戶，本土化優(yōu)勢顯著
在接口IP領(lǐng)域，多年來盡管國外廠商占據(jù)了主導(dǎo)地位，但國內(nèi)廠商憑借在市場與用戶方面近水樓臺的有利地位，在快速響應(yīng)、定制化服務(wù)、對國產(chǎn)上下游廠商支持配合等本土化方面積累下了國外廠商難以比擬的優(yōu)勢。
一方面，當(dāng)下極少國外IP供應(yīng)商提供對產(chǎn)品規(guī)格的個性化定制設(shè)計，本土IP供應(yīng)商提供定制化服務(wù)無疑將成為國產(chǎn)替代的突破口。牛芯半導(dǎo)體作為其中代表，已為多家客戶提供涵蓋PHY IP和Controller IP的定制服務(wù)，以及鏈路仿真、信號完整性分析、測試調(diào)試服務(wù)等技術(shù)支持。
牛芯半導(dǎo)體兼具DDR PHY IP方案和DDR Controller IP方案，這將更便于聚焦客戶需求進(jìn)行針對性優(yōu)化，也為同款I(lǐng)P產(chǎn)品在不同工藝節(jié)點之間快速遷移提供了便利。另外，基于多數(shù)應(yīng)用場景中DDR IP需要結(jié)合SerDes IP使用的實際情況，牛芯半導(dǎo)體提供SerDes+ DDR IP解決方案，能滿足客戶對外設(shè)端口的集成需求，實現(xiàn)全部高速接口IP的一站式采購。
另一方面，市場對中高端DDR IP的需求持續(xù)增長，尤其是在國產(chǎn)先進(jìn)工藝制程的需求更加凸顯，堅持技術(shù)創(chuàng)新并能夠快速推出適配市場前沿需求的IP產(chǎn)品，對本土IP廠商來說尤為重要。
作為本土較早進(jìn)入國內(nèi)FinFET工藝的國產(chǎn)接口IP廠商，牛芯半導(dǎo)體長期專注自主研發(fā)，在工業(yè)芯片設(shè)計及量產(chǎn)方面具有豐富經(jīng)驗和技術(shù)積累，在主要國產(chǎn)工藝節(jié)點上形成了較廣泛的產(chǎn)品布局。目前，經(jīng)測試，牛芯半導(dǎo)體自主研發(fā)的DDR IP PPA指標(biāo)行業(yè)領(lǐng)先，DDR3/4和LPDDR3/4等成熟IP產(chǎn)品在高性能計算、AI、智慧終端、企業(yè)存儲、網(wǎng)絡(luò)通信等領(lǐng)域有著廣泛應(yīng)用，同時公司也正積極布局，加速推進(jìn)DDR5和LPDDR5 IP的量產(chǎn)驗證。
此次牛芯DDR IP產(chǎn)品在國內(nèi)外先進(jìn)FinFET工藝節(jié)點上取得突破，為國產(chǎn)SoC廠商帶來了新的選擇。
歡迎關(guān)注，微信公眾號“牛芯半導(dǎo)體”，牛芯半導(dǎo)體官網(wǎng)：www.kniulink.com。
關(guān)鍵詞：
